Mehdi BouamaProcesseur multicycle 8 bits
Vérification RTL et préparation du portage DE1 pour un processeur multicycle 8 bits, étendant une conception RTL universitaire existante.
- VHDL
- Quartus
Vérification
Détails de vérification disponibles dans l'étude de cas.
Mehdi Bouama
Étudiant en M2 SETI, spécialité Architecture -- Systèmes embarqués, FPGA et conception numérique
Travaux
Axes techniques
FPGA / RTL
Conception numérique VHDL et développement RTL, de l'architecture datapath/FSM jusqu'à l'intégration FPGA.
Architecture numérique
Architecture processeur et datapath : FSM de contrôle, conception d'ALU et timing d'instructions.
Vérification rigoureuse
Testbenches GHDL exhaustifs avec modèles de référence indépendants et intégration continue.
Systèmes embarqués / SoC
C/C++ embarqué, intégration Linux/Raspberry Pi et interfaçage capteurs/actionneurs.
Co-conception matériel-logiciel
Robotique autonome associant commande logicielle réactive et matériel capteurs/actionneurs.
Projets phares
Voir l'étude de cas
Cœur de racine carrée entière 16 bits
Un cœur VHDL synthétisable de racine carrée entière 16 bits non signée, vérifié exhaustivement sur les 65 536 entrées possibles et préparé pour un portage Terasic DE1.
- VHDL
- Quartus
Vérification
Détails de vérification disponibles dans l'étude de cas.
Véhicule autonome CoVAPSy
Logiciel de navigation et de commande pour un véhicule de course autonome à l'échelle 1/10, réalisé pour la compétition collaborative CoVAPSy 2026 de l'ENS Paris-Saclay.
- Python
- Raspberry Pi
Vérification
Détails de vérification disponibles dans l'étude de cas.
Recherche séquentielle et multiplicateur
Deux petits cœurs VHDL séquentiels -- un moteur de recherche séquentielle searchx et un multiplicateur itératif shift-add 8x8 -- vérifiés de façon exhaustive ou quasi exhaustive et packagés pour un Terasic DE1.
- VHDL
- Quartus
Vérification
Détails de vérification disponibles dans l'étude de cas.
Profil technique
FPGA / Conception RTL
VHDL, FSM, datapath, architecture processeur, arithmétique numérique ; Quartus, et Vivado pour un mini-projet.
Vérification
Testbenches VHDL, vérification exhaustive, modèle de référence indépendant, CI GitHub Actions.
Systèmes embarqués / Logiciel
C, C++, Python, Linux/Raspberry Pi, ESP32, STM32 (projet académique), I2C, UART, PWM.
Outils
Git, CMake, Make.
Projets complémentaires
IAQ ESP32-S3 -- Surveillance de la qualité de l'air intérieur
Projet complémentaire
Contribution à un projet collaboratif de surveillance de la qualité de l'air intérieur par le développement de la plateforme web/dashboard et de l'application/intégration logicielle associée. Contexte système : un firmware ESP32-S3 lit des capteurs de CO2, COV, CO, température et humidité et transmet les données en HTTPS vers un backend Flask et un tableau de bord web temps réel.
- ESP32
- Python
Parcours
Formation
Master 2 SETI
Université Paris-Saclay — 2026-09 –
Systèmes embarqués et traitement de l'information -- spécialité : Architecture.
Master 1 E3A
Université Paris-Saclay — 2025-09 – 2026-06
Systèmes autonomes, intelligence embarquée et traitement de l'information.
Licence 3 E3A
Université Paris-Saclay — 2024-09 – 2025-06
Électronique, énergie électrique, automatique.
Licence - Électronique
USTHB, Alger — 2021-09 – 2024-06
Formation fondamentale en électronique.
Expérience professionnelle
Professeur particulier - activité indépendante
Activité indépendante — 2024-09 –
Mathématiques, physique, électronique et programmation ; enseignement individualisé du secondaire au post-bac.
Stage d'observation en génie électrique
EPTV, Alger — 2023-06 – 2023-06
Immersion de deux semaines.
À propos
Étudiant en Master 2 SETI à l'Université Paris-Saclay, spécialisé en Architecture. Profil transversal associant conception numérique FPGA/VHDL et vérification RTL, C/C++ embarqué et intégration Linux/Raspberry Pi, ainsi que robotique autonome et interfaces capteurs/actionneurs. Recherche d'un stage de fin d'études de 4 à 6 mois en 2027 en systèmes embarqués, FPGA/SoC, conception numérique ou intégration matériel-logiciel.